90专题一数字钟及校园打铃系统设计PPT课件

24进制计数器设计
LIBRARY ieee; USE ieee.std_logic_1164.all; ENTITY clock_24 IS PORT( CLRN,EN,CLK: IN STD_LOGIC;
cout: out STD_LOGIC; Qha : OUT INTEGER RANGE 0 TO 9; Qhb : OUT INTEGER RANGE 0 TO 2); END clock_24; ARCHITECTURE a OF clock_24 IS
BEGIN PROCESS(CLK,CLRN)
VARIABLE tmpsa: INTEGER RANGE 0 TO 9; VARIABLE tmpsb: INTEGER RANGE 0 TO 5;
BEGIN IF CLRN='0' THEN tmpsb := 0; tmpsa := 0; ELSIF CLK'event AND CLK='1' THEN IF EN='1' THEN IF tmpsb=5 AND tmpsa=9 THEN tmpSa:=0; tmpSb:=0 ;COUT1<='1'; ELSIF tmpSa=9 THEN tmpSa:=0; tmpSb:=tmpSb+1; ELSE tmpSa:=tmpSa+1; END IF; END IF; END IF ;
QSA<=tmpsa;QSB<=tmpsb; END PROCESS ; END a;
24进制计数器设计元件外部引脚功能图：
说明：1、EN＝‘1’时，正常计数，＝‘0’时，停止计数。 2、CLRN＝’0’时，复位清零，＝‘1’时，正常计数。 3、CLK时钟信号，上升沿触发。 4、QHA：24进制个位输出；QHB：24进制十位输出。
设计目标：
1、基本的数字钟计时功能、校时功能； 2、定时闹钟功能；
可以任意设定闹钟时间，闹铃时间为1分钟。 3、校园打铃功能；
（1）正常教学打铃：分夏季作息时间和春季作息时间打铃， 响铃时间20秒。两季作息时间通过开关切换。 （2）考试时间打铃，响铃时间20秒。 （3）正常教学打铃和考试打铃通过开关切换。
BEGIN PROCESS(CLK,CLRN)
VARIABLE tmpha: INTEGER RANGE 0 TO 9; VARIABLE tmphb: INTEGER RANGE 0 TO 2;
BEGIN IF CLRN='0' THEN tmphb := 0; tmpha := 0; ELSIF CLK'event AND CLK='1' THEN IF EN='1' THEN IF tmphb=2 AND tmpha=3 THEN tmpha:=0; tmphb:=0 ;COUT<='1'; ELSIF tmpha=9 THEN tmpha:=0; tmphb:=tmphb+1; ELSE tmpha:=tmpha+1; END IF; END IF; E ieee; USE ieee.std_logic_1164.all; ENTITY clock_60 IS PORT( CLRN,EN,CLK: IN STD_LOGIC;
cout1: out STD_LOGIC; Qsa : OUT INTEGER RANGE 0 TO 9; Qsb : OUT INTEGER RANGE 0 TO 5); END clock_60; ARCHITECTURE a OF clock_60 IS
BEGIN
u60s: PROCESS(CLK,CLRN)
VARIABLE tmpsa: INTEGER RANGE 0 TO 9;
VARIABLE tmpsb: INTEGER RANGE 0 TO 5;
BEGIN
IF CLRN='0' THEN tmpsb := 0; tmpsa := 0;
ELSIF CLK'event AND CLK='1' THEN
IF EN='1' THEN
IF tmpsb=5 AND tmpsa=9 THEN tmpSa:=0; tmpSb:=0 ;COUT1<='1';
ELSIF tmpSa=9 THEN tmpSa:=0; tmpSb:=tmpSb+1; COUT1<='0';
ELSE tmpSa:=tmpSa+1;COUT1<='0';
一、基本的数字钟计时功能、校时功能电路设计
1、基本计时功能电路设计
60进制计数器元件外部引脚功能图
说明：1、EN＝‘1’时，正常计数，＝ ‘0’时，停止计数。
2、CLRN＝’0’时，复位清零， ＝‘1’时，正常计数。
3、CLK时钟信号，上升沿触发。 4、QSA：60进制个位输出；
QSB：60进制十位输出。
END IF;
专题二：数字钟及校园打铃系统设计
一、教学内容：数字钟设计
二、教学目的及要求： 1、掌握VHDL语言的基本结构及编程思想。 2、掌握VHDL语言的软件仿真方法。 3、掌握VHDL语言的下载及硬件仿真方法。 4、提高综合应用能力。
三、授课课时：6课时
四、教学重点、难点：数字钟VHDL语言设计
数字钟及校园打铃系统设计
QSb,QMb : OUT INTEGER RANGE 0 TO 5;
QHb
: OUT INTEGER RANGE 0 TO 2 ;
cout: out std_logic );
END clock_v;
数字钟VHDL程序的结构体部分
ARCHITECTURE a OF clock_v IS
signal cout1,cout2,COUT3:STD_LOGIC;
QHA<=tmpha;QHB<=tmphb; END PROCESS ; END a;
数字钟实体
数字钟实体
LIBRARY ieee;
USE ieee.std_logic_1164.all;
ENTITY clock_v IS
PORT( EN,CLK,CLRN : IN STD_LOGIC;
QSa,QMa,QHa : OUT INTEGER RANGE 0 TO 9;