北京科技大学数电实验四 Quartus II集成计数器及移位寄存器应用
QUARTUSII实验
在“Program Device”对话框 中，选择合适的编程文件和编 程方式，如JTAG或AS模式。
通过观察测试平台的输出结果 ，可以验证设计的正确性和实 际硬件性能。
04
Quartus II 实验内容
数字钟设计
总结词：通过 Quartus II 软件实现数字 钟设计，掌握数字钟的工作原理和实现 方法。
解决方案
首先，需要确保开发板与计算机连接正确。然后，根据 开发板的型号和Quartus II软件的版本，选择合适的配 置参数进行下载。
对 Quartus II 的建议和展望
优化软件界面和操作流程，提高用户 的使用体验。
期待Quartus II软件在未来能够提供 更多的高级功能和优化选项，以满足 更复杂的设计需求。
首先，需要仔细阅读编译错误提示，了解错误的具体原 因。然后，检查代码是否存在语法错误或逻辑错误，并 尝试修改代码以解决问题。
问题2
仿真结果与预期不一致，怎么办？
解决方案
首先，需要仔细检查代码是否存在逻辑错误或时序问题 。然后，调整仿真参数或修改代码以优化仿真结果。
问题3
如何将设计下载到FPGA开发板？
使用 Quartus II 软件 进行编译和仿真，确 保设计正确无误。
将设计下载到 FPGA 开发板，通过串口与 计算机或其他设备进 行数据交换。
05
Quartus II 实验总结
实验收获和体会
掌握Quartus II软件的基本操作
通过本次实验，我掌握了如何使用Quartus II软件进行FPGA设计，包括项目的新建、设 计输入、编译、仿真以及下载等步骤。
理解数字电路设计流程
通过实验，我深入理解了数字电路设计的整个流程，包括需求分析、设计、仿真、调试和 实现等环节。
数字电路与数字逻辑实验4-移位寄存器及应用
2、多功能移位寄存器-74LS194
多功能寄存器具有并行置数、左移、右移、保持的功能。
S1S0 =00： 保持
S1S0 =01：右移
S1S0 =10： 左移
S1S0 =11： 置位
三、实验内容
1、用74LS194设计扭环型计数器
扭环形计数器：用n位的移位寄存器所构成的具有2n种状态的 计数器，也称为约翰逊计数器。
1
DIL Q0
DIR Q 0 Q 1 Q 2 Q 3 S 0
0
DIL 74LS194 S1 1
CP CP D0 D1 D2 D3 RD
Q0Q1Q2Q3
××××
0000Βιβλιοθήκη 00010011左移
复位
0111
1000
1100
1110
1111
2、用74LS194设计00011101序列信号发生器
⑴ 序列信号的循环长度 M=8，确定移位寄存器位数 n， 2n-1＜M≤2n，。故 n=3，选定为 3 位。
设备型号 THM—7
ESCORT 3136A
TBS1102B AFG3000C
数量 一台 一台 一台 一台
备注
⑵ 确定移位寄存器的 M个独立状态。将序列码 00011101按 照每 3 位一组，划分为 8个状态，状态转换图如下：
⑶ 根据 M个不同状态列出移位寄存器的状态表和反馈函 数表，求出反馈函数 F 的表达式。
⑷ 设计电路
利用双四选一数据选择 器74LS153实现组合电路， 具体电路如右图所示。
CP端输入1KHz,VP-P=4V, 直流偏置=2v的方波信号， 用示波器观察CP信号和F输 出信号。
⑸ 实验结果
QuartusⅡ在数字电路实验中的应用
果图与逻辑功能相符合 ， 达到了使用 Ｑｕ ａ ｒ ｔ ｕ ｓ ｉ Ｉ 软件在数宇电路实验 中
法计数器涉及 ７ ４ １ ６ ０芯片、三输入与非门、输入输 出端等器件，利用
鼠标右键对 ｉ ｎ ｔ ｐ ｕ ｔ 、ｏ ｕ ｔ ｐ ｕ ｔ 进行命名等操作，得到如下输 ＾ 设计圈 １ 。
面的涉及宽度、工作量、实验报告规范情 况等综合判定。Ｑｕ ａ ｒ ｔ ｕ ｓ ｌ ｌ 的
仿真教学使学生在课堂中起到 了主角作用 ，指导教 师给予适当的引导 ，
的设计环境 ，使设计 者能方便地进行设计输 入、快速处理和器件编程。 Ｑ Ｕ Ｓ ￣ Ｕ Ｓ ｌ ｌ 可以在 Ｘ Ｐ 、Ｌ ｉ ｎ ｕ ｘ 以及 Ｕ ｎ ｉ ｘ 上使用 ，除了可以使用 Ｔ ｃ ｌ 脚
பைடு நூலகம்
从仿真结果图 ２中可 以知道 ，我们设计的五十进 制计数器仿真结
本完成设计流程外 ， 提供 了完善的用户图形界面设计方式。具有运行速
的基础。实验教学考核 是半 Ｉ Ｊ 断学生掌握和运用知识解决实际 问题能力的 重要环节 ，针对自主选题环节 ，相应的制定 了一套多样 化的考核体系。 由指导老师和学生代表组成评分小组，根据学生选题 的难易程度 、知识
新建一个工程文件夹取 名为 “ ｐ ｒ ｏ ｊ ｅ ｃ ｔ ” ，打开 Ｑｕ ａ ￣ ｕ ｓ ｌ ｌ ，点 击 “ Ｃ ｒ ｅ ａ ｔ ｅ ａ Ｎ ｅ ｗ Ｐ ｒ ｏ ｊ ｅ ｃ ｔ ” 。打开建立新工程管理 窗，指定工程 目录、名 称和顶层设计实体 ，点击 “ Ｎ ｅ ｘ ｔ ” ， 将设计文件／ ｍ ． ＆ Ｔ程中。根据实验 电路板的要求 ，选择 Ｅ Ｐ Ｍ５ ７ ０ Ｔ １ ４ ４ Ｃ ５的 目 标器件。工具设置 ，点击
数字电子技术实验报告-基于Quartus-II的硬件描述语言电路设计
数字电子技术基础实验报告题目：实验四基于Quartus II的硬件描述语言电路设计小组成员：小组成员：一、实验四基于Quartus II的硬件描述语言电路设计一、实验目的1)学习并掌握硬件描述语言VHDL；熟悉门电路的逻辑功能，并用硬件描述语言实现门电路的设计。
2)熟悉中规模器件译码器的逻辑功能，用硬件描述语言实现其设计。
3)熟悉时序电路计数器的逻辑功能，用硬件描述语言实现其设计。
4)熟悉分频电路的逻辑功能，并用硬件描述语言实现其设计。
二、实验要求要求1：参考“参考内容1”中给出的与门源程序，编写一个异或门逻辑电路。
1）用QuartusII波形仿真验证；2）下载到DE0开发板验证。
要求2：参考“参考内容2”中给出的将8421BCD码转换成0-9的七段码译码器源程序，编写一个将二进制码转换成0-E的七段码译码器。
1）用QuartusII波形仿真验证；2）下载到DE0开发板，利用开发板上的数码管验证。
要求3：参考“参考内容3”中给出的四位二进制计数器的源程序，编写一个计数器实现0-E计数。
用QuartusII波形仿真验证；要求4：参考“参考内容4”中给出的50M分频器的源程序，编写一个能实现占空比50%的5M和50M分频器即两个输出，输出信号频率分别为10Hz和1Hz。
下载到DE0开发板验证。
（提示：利用DE0板上已有的50M晶振作为输入信号，通过开发板上两个的LED灯观察输出信号）。
电路框图如下：要求5：利用已经实现的VHDL模块文件，顶层文件采用原理图设计方法，实现0-E计数自动循环显示，频率1Hz和10Hz可以切换。
（提示：如何将VHDL模块文件在顶层原理图文件中引用，参考参考内容5）三、实验设备（1）电脑一台；（2）数字电路实验箱；（3）数据线一根。
四、实验原理1.VHDL具有功能强大的语言结构，可以用简洁明确的源代码来描述复杂的逻辑控制。
它具有多层次的设计描述功能，层层细化，最后可直接生成电路级描述。
Quartus II 软件操作实验报告
实验题目：Quartus II 软件操作一、实验目的(1)了解并掌握QuartusII软件图形输入的使用方法。
(2)了解并掌握仿真（功能仿真及时序仿真）方法及验证设计正确性。
二、实验内容及步骤1.实验内容：本实验通过简单的例子介绍FPGA开发软件QuartusII的使用流程，包括图形输入法的设计步骤和仿真验证的使用以及最后的编程下载。
2.实验步骤：在QuartusII中通过原理图的方法，使用与门和异或门实现半加器。
原理图第1步：打开QuartusII软件，新建一个空项目。
选择菜单File->New Project Wizard，进入新建项目向导，填入项目的名称“hadder”。
第2步：单击Next按钮，进入向导的下一页进行项目内文件的添加操作，或直接点击Next按钮。
第3步：选择CPLD/FPGA器件，选择芯片系列为“MAX II”，型号为“EPM240T100C5”。
向导的后面几步不做更改，直接点击Next即可，最后点击Finish结束向导。
第4步：新建一个图形文件。
选择File->New命令，选择“Diagram/Schematic File”，点击OK按钮完成。
将该图形文件另存为hadder.bdf。
第5步：在图形编辑窗口的空白处双击，打开符号库窗口。
选择好需要的符号后，单击OK按钮，界面将回到原理图编辑界面，然后单击左键即在窗口内放置该符号。
分别放置与门“7408”和异或门“xor”。
第6步：在编辑窗口中放入两个输入符号，命名为a和b。
放置2个输出“output”符号，并分别命名为s、cout。
将各符号连接起来。
第7步：保存图形文件，进行语法检查和编译。
在信息（Messages）窗口中显示检查结果。
第8步：仿真。
执行File->New命令，选择“Other Files”选项页中 Vector Waveform File，并单击OK按钮，打开矢量波形编辑器窗口。
另存矢量波形文件为hadder.vwf。
北邮数电实验报告
北京邮电大学实验报告实验名称： 数电电路与逻辑设计实验学院：信息与通信工程学院班 级： 姓 名： 学 号： 班内序号：日期：一． 实验一：QuartusII 原理图输入法设计1. 实验名称和实验任务要求(1)用逻辑门设计实现一个半加器，仿真验证其功能，并生成新的半加器图形模块 元。
(2)用(1)中生成的半加器模块和逻辑门设计实现一个全加器，仿真验证其功能，并下载到实验板测试，要求用拨码开关设定输入信号，发光二极管显示输出信号入信号。
(3)用3线-8线译码器（74LS138）和逻辑门设计实现函数F=A B C +A B C +AB C +A B C 。
2.实验原理图及波形图（1）半加器（2）全加器（3）74LS383.仿真波形图分析(1)半加器：输入为a，b，输出S，CO（进位）。
当ab都为0时，半加和s=0，进位端co=0。
当ab都为1时，半加和s=0，进位端co=1。
当a=1,b=0或a=0,b=1时，半加和s=1，进位端co=0。
(2)全加器：输入a，b，输出S，CO（进位），ci（低进位）。
当a=0，b=0,ci=0,输出s=0，co=0。
当a=0，b=1或a=1，b=0又ci=0,输出s=1，co=0。
当a=0，b=0,ci=1,输出s=1，co=0。
(3)74LS138输入A,B,C,输出为3。
四个输出对应F中的四个最小项，Y0、Y2、Y4、Y7，以实现函数功能。
二．实验二：用VHDL设计与实现组合逻辑电路1.实验名称和实验任务要求(1)用VHDL语言设计实现一个共阴极7段数码管译码器，仿真验证其功能。
要求用拨码开关设定输入信号，7段数码管显示输出信号。
(2)用VHDL语言设计实现一个8421码转换为余3码的代码转换器，仿真验证其功能。
要求用拨码开关设定输入信号，发光二极管显示输出信号。
(3)用VHDL语言设计实现一个4位二进制奇校验器，输入奇数个’1’时，输出为’1’，否则输出’0’，仿真验证其功能。
Quartus II 原理图输入法设计 数电实验报告
数字电路与逻辑设计实验实验名称：Quartus II 原理图输入法设计班级：实验目的：1、熟悉用Quartus II 原理图输入法进行电路设计和仿真；2、掌握Quartus II图形模块的生成与调用；3、熟悉实验板的使用。
一、实验所用仪器与元器件：1、计算机2、直流稳压电源3、数字系统与逻辑设计实验开发板二、实验内容：1、用逻辑门设计实现一个半加器，仿真验证其功能，并生成新的半加器图形模块单元。
2、用实验内容 1 中生成的半加器模块和逻辑门设计实现一个全加器，仿真验证其功能，并下载到实验板测试，要求用拨码开关设定输入信号，发光二极管显示输出信号。
3、用3线-8线译码器和逻辑门设计实现函数=+++,仿真验证其功能，并下载到实验F C B A C B A C B A C B A板测试。
要求用拨码开关设定输入信号，发光二极管显示输出信号。
三、 设计思路与过程：1、半加器的实现：半加器是能够实现两个1位二进制数码相加求得和数及向高位进位的逻辑电路。
设被加数和加数用变量A 、B 表示，求得的和、向高位进位用变量S 、C 表示，则可得如下真值表：由真值表可以写出S 、C 的函数表达式：S A BC A B=⊕=所以半加器用一异或门和与门即可实现。
2、全加器的实现（可用1中封装好的半加器） 全加器是实现两个1位二进制数及低位来的进位相加（即将3个1位二进制数相加），求得和数及向高位进位的逻辑电路。
在该全加器中，A1、B1分别表示输入的被加数、加数、C_1表示低位来的进位，S1、C1分别表示本位和、高位的进位。
可得该电路的真值表：由真S1、C1的卡诺图为得1111111111111111S =A B C _+A B _A B _A B _=A B _C C C C ++⊕⊕同理可得111111()_C A B C A B =⊕+3、利用3线-8线译码器和逻辑门设计实现函数F C B A C B A C B A CBA=+++3线-8线译码器的符号如右图所示（由于没有74LS138，就用74138来替代了）。
Quartus II实验报告
××××大学实验报告自学院（系）专业班成绩评定实验题目：第周星期一、实验目的1. 熟悉译码器、数据选择器、计数器等中规模数字集成电路（MSI）的逻辑功能及其使用方法。
2. 掌握用中规模继承电路构成逻辑电路的设计方法。
3. 了解EDA软件平台Quartus II的使用方法及主要功能。
二、预习要求1. 复习数据选择器、译码器、计数器等数字集成器件的工作原理。
2. 熟悉所有器件74LS153、74LS138、74LS161的功能及外引线排列。
3．完成本实验规定的逻辑电路设计项目，并画出接线图，列出有关的真值表。
三、实验基本原理1．译码器译码器的逻辑功能是将每个输入的二进制代码译成对应的高、低电平信号。
译码器按功能可分为两大类，即通用译码器和显示译码器。
通用译码器又包括变量译码器和代码变换译码器。
变量译码器是一种完全译码器，它将一系列输入代码转换成预知一一对应的有效信号。
这种译码器可称为唯一地址译码器。
如3线—8线、4线—16线译码器等。
显示译码器用来将数字或文字、符号的代码译成相应的数字、文字、符号的电路。
如BCD-七段显示译码器等。
2．数据选择器数据选择器也陈伟多路选择器或多路开关，其基本功能是：在选择输入（又称地址输入）信号的控制下，从多路输入数据中选择某一路数据作为输出。
因此，数据选择器实现的是时分多路输入电路中发送端电子开关的功能，故又称为复用器。
一般数据选择器有n 个地址输入端，2n个数据输入端，一个数据输出端或反码数据输出端，同时还有选通端。
目前常用的数据选择器有2选1、4选1、8选1、16选1等多种类型。
3．计数器计数器是一个庸医实现技术功能的时序部件，它不仅可以用来对脉冲计数，还常用作数字系统的定时、分频、执行数字运算以及其他一些特定的逻辑功能。
74LS161是4位同步二进制计数器，它除了具有二进制加法计数功能外，还具有预置数、保质和异步置零等附加功能。
集成计数器及寄存器的实验原理
集成计数器及寄存器的实验原理一、引言计数器和寄存器是数字电路中常见的组件，它们在数字系统中具有重要的作用。
本文将介绍集成计数器及寄存器的实验原理。
二、集成计数器1. 计数器概述计数器是一种能够在输入时将其值逐次增加或减少的电路。
它通常由触发器和逻辑门组成，其中触发器用于存储当前计数值，逻辑门用于控制计数操作。
2. 集成计数器集成计数器是一种将多个触发器和逻辑门集成到一个芯片中的计数器。
它具有体积小、功耗低、可靠性高等优点，因此被广泛应用于数字系统中。
3. 集成计数器实验原理（1）74LS161集成计数器74LS161是一种4位二进制同步上升/下降计数器。
它包含四个D型触发器和多个逻辑门，可以实现二进制加法和减法运算。
当输入CLK信号时，74LS161会根据模式控制信号（MODE）进行相应的操作。
当MODE为0时，74LS161处于上升模式，每次CLK上升沿时将当前值加1；当MODE为1时，74LS161处于下降模式，每次CLK上升沿时将当前值减1。
（2）实验步骤① 将74LS161芯片插入实验板中，并连接电源和接地。
② 连接CLK、CLR、LOAD、A0、A1、A2输入信号。
③ 根据实验要求设置MODE模式控制信号。
④ 设置计数器的初始值。
⑤ 连接LED灯，观察计数器输出结果。
三、集成寄存器1. 寄存器概述寄存器是一种能够存储数据的电路。
它通常由多个触发器组成，可以存储不同位数的二进制数据。
2. 集成寄存器集成寄存器是一种将多个触发器集成到一个芯片中的寄存器。
它具有体积小、功耗低、可靠性高等优点，因此被广泛应用于数字系统中。
3. 集成寄存器实验原理（1）74LS173集成寄存器74LS173是一种4位带清零同步并行加载触发器。
它包含四个D型触发器和多个逻辑门，可以实现4位二进制数据的并行输入和输出操作，并且支持清零操作。
当输入CLR信号为低电平时，74LS173的所有输出都被清零；当输入LOAD信号为低电平时，74LS173会将并行输入的4位二进制数据加载到触发器中，此时输出与输入相同。
Quartus II实验报告4
CPLD/FPGA 设计实验报告实验名称： 时序电路设计基础 实验目的： 掌握Quartus II 软件的基本使用方法，完成基本时序电路设计 实验内容：实验一 译码器一、 创建工程工程名称： tt138_cas 顶层实体文件名：tt138_cas 器件： EP1C3T100C7 （要求：Cyclone 系列任意器件）二、 创建文件创建Verilog HDL 文件，用always 实现一个3——8译码器。
module tt138_cas(a,y,g1,g2a,g2b); input[2:0] a; input g1,g2a,g2b; output reg [7:0] y; always @ (a,y,g1,g2a,g2b) begin if(g1& ~g2a& ~g2b) begin case(a) 3'b000:y=8'B1111_1110; 3'b001:y=8'B1111_1101; 3'b010:y=8'B1111_1011;3'b011:y=8'B1111_0111;3'b100:y=8'B1110_1111;3'b101:y=8'B1101_1111;3'b110:y=8'B1011_1111;3'b111:y=8'B0111_1111;default:y=8'b1111_1111;endcase endelse y=8'b1111_1111;endendmodule三、编译工程报告中下列数据是多少total logic elements装订线四、仿真电路1、创建VWF文件2、设定“End Time”为20us3、在VWF文件中添加Node OR Bus4、编辑波形5、仿真6、画出仿真结果实验二译码器一、创建工程工程名称：tt138_assig顶层实体文件名：tt138_assig器件：EP1C3T100C7 （要求：Cyclone系列任意器件）二、创建文件创建Verilog HDL文件，用assign语句实现一个3——8译码器。
QuartusII在计算机组成原理实践教学中的应用4页word
QuartusII在计算机组成原理实践教学中的应用1 计算机组成原理实践教学计算机组成原理是计算机科学与技术、软件工程、网络工程、物联网工程、信息管理等专业的一门重要的必修课，同时也是一门学位课程。
通过这门课程的学习，学生可以掌握计算机各功能部件及整机硬件组成的原理和方法，并对当代计算机硬件组成的新技术有所了解，为学生学习后继的硬件课程打下必要的基础，对今后从事计算机系统的研究、开发都会有很大的帮助。
实践教学是巩固理论知识和加深对理论认识的有效途径，是培养具有创新意识的高素质人才的重要环节，是理论联系实际、培养学生掌握科学方法和提高动手能力的重要平台[1]。
有利于学生科学素养的提高和正确价值观的形成。
计算机组成原理实践教学包含实验和课程设计两部分内容。
计算机组成原理安排了4个实验项目，分别是：Quartus Ⅱ的使用、运算器组成实验、半导体存储器原理实验、数据通路的组成与故障分析实验，总共16个实验学时。
计算机组成原理课程设计是理论课程结束后安排的一次时间相对集中的大型实践性教学环节。
其要求是用一个星期的时间，根据给定的数据格式和指令系统，设计一台微程序控制的模型计算机，并根据设计图，在Quartus II环境下仿真调试成功。
计算机组成原理实践教学的目的在于巩固和加深学生对计算机各组成部分工作原理及相互联系的认识，加深学生对计算机工作中“时间-空间”概念的理解，以期能够清晰地建立计算机组成的整体概念，培养学生综合运用知识的能力、分析问题解决问题的能力和基本的科研能力。
2 QuartusII简介Altera QuartusII设计软件为可编程芯片系统（SOPC）提供最全面的设计环境。
跟随《QuartusII简介》手册[2]学习 Quartus II 软件，您可以了解此软件如何帮助您提高效率并缩短设计周期，如何与现有可编程逻辑设计流程集成以及如何快速有效地达到设计、性能和时序要求。
另外，它还推荐了能够帮助您使用 Quartus II 软件的其它资源，如 Quartus II 在线帮助和 Quartus II 在线教程、应用笔记、白皮书以及 Altera 网站提供的其它文档和资源。
北科大计组原理实验报告_简单模型机与Cache控制器
北京科技大学计算机与通信工程学院实验报告实验名称：简单模型机与Cache控制器学生姓名：专业：计算机科学与技术班级：学号：指导教师：实验成绩：实验地点：机电楼301实验时间：2015 年 6 月10 日一、实验目的与实验要求1、实验目的（1）掌握一个简单CPU 的组成原理。
（2）在掌握部件单元电路的基础上，进一步将其构造一台基本模型计算机。
（3）为其定义五条机器指令，编写相应的微程序，并上机调试掌握整机概念。
（4）掌握Cache 控制器的原理及其设计方法。
（5）熟悉FPGA应用设计及EDA 软件的使用。
（6）熟悉QuartusII软件的使用及FPGA应用设计。
2、实验要求（1）验证性实验：简单模型机设计实验（2）掌握cache控制器的原理和方法二、实验设备（环境）及要求实验箱，Window 8，QuartusⅡ软件三、实验内容与步骤1、实验1（1）实验原理本实验要实现一个简单的CPU，并且在此CPU的基础上，继续构建一个简单的模型计算机。
CPU由运算器（ALU）、微程序控制器（MC）、通用寄存器（R0），指令寄存器（IR）、程序计数器（PC）和地址寄存器（AR）组成，如图3.32所示。
这个CPU在写入相应的微指令后，就具备了执行机器指令的功能，但是机器指令一般存放在主存当中，CPU必须和主存挂接后，才有实际的意义，所以还需要在该CPU的基础上增加一个主存和基本的输入输出部件，以构成一个简单的模型计算机。
本模型机共有五条指令：IN（输入）、ADD（二进制加法）、OUT（输出）、JMP（无条件转移），HLT（停机），其指令格式如下表3.12所示（高4位为操作码）：其中，JMP为双字节指令，其余均为单字节指令，********为addr对应的二进制地址码。
微程序控制器实验的指令是通过手动给出的，现在要求CPU自动从存储器读取指令并执行。
（2）实验步骤CPU采用微程序控制器作为控制器构建的简单模型机实验步骤如下：①写入实验程序，并进行校验，分两种方式，手动写入和联机写入。
数字电路实验报告4
一、实验内容利用EDA工具Quartus-ll的原理图输入法，验证D触发器的功能，用触发器设计并实现4位二进制计数器电路，设计并实现4位二进制自循环寄存器电路，仿真验证电路功能。
二、实验目的熟悉用QuartusII原理图输入法进行电路设计和仿真，掌握QuartusII图形模块单元的生成与调用。
学会根据时序电路图分析电路的功能，并会自主实现时序逻辑电路的功能设计与仿真。
三、实验设备EDA工具 Quartus-ll四、实验方法与手段（一）D触发器触发器是一种具有两种稳态的用于储存的组件，可记录二进制数字信号“1”和“0”。
D触发器有一个输入、一个输出和一个时脉输入，当时脉由0转为1时，输出的值会和输入的值相等。
此类触发器可用于防止因为噪声所带来的错误，以及通过管线增加处理资料的数量。
其真值表如下：在Quartus-ll原理图输入法导入D触发器，设置输入输出，编译后进行波形仿真，仿真后导出波形。
（二）同步4位二进制加计数器电路4位二进制同步计数器是由四个触发器组成的M＝2的4位二进制同步计数器。
计数脉冲N同时接于各位触发器的时钟脉冲输入CP端，当计数脉冲到来时，各触发器同时被触发，触发器状态由前级的现态决定后级的次态，各触发器的翻转与时钟脉冲同步。
同步计数器的工作速度较快，工作频率也较高。
从而得到其状态转移表为：根据功能表画出卡诺图，从而得到时序逻辑门电路设计图，设置输入输出，编译后进行波形仿真，将清零端先置0后置1，仿真后导出波形。
（三）4位循环移位寄存器电路移位寄存器是一种在若干相同时间脉冲下工作的以触发器级联为基础的器件，每个触发器的输出接在触发器链的下一级触发器的“数据”输入端，使得电路在每个时间脉冲内依次向左或右移动一个比特，在输出端进行输出。
从而得到4位循环移位寄存器的状态转移表为：从而得到逻辑门电路设计图，设置输入输出，设置输入输出，编译后进行波形仿真，将清零端先置0后置1，仿真后导出波形。
北邮数字电路与逻辑设计实验-QuartusⅡ 原理图输入发设计与实现
数字电路与逻辑设计实验实验报告实验一 QuartusⅡ原理图输入发设计与实现学院：信息与通信工程学院班级：2011xxxxxx班姓名：xxx学号：xxxxxxxxxx一、报告概要1.实验名称：QuartusⅡ原理图输入发设计与实现2.实验任务要求：1）用逻辑门设计一个半加器，仿真验证其功能，并生成新的半加器图形模块单元2）用刚生成的半加器模块和逻辑门设计与实现一个全加器，仿真验证其功能，并下载到实验板测试，要求拨码开关设定为输入，发光二级管设定为显示输出。
3）用3-8译码器和逻辑单元设计和实现函数F=C B A +C BA +CB A +CBA,仿真验证其功能，下载到实验板测试。
要求拨码开关设定为输入信号，发光二极管显示输出信号。
二、设计思路与过程（1）半加器1）半加器的应有两个输入值，两个输出值。
A表示加数，B表示被加数，S表示半加和，C表示向高位的进位。
23或门的输出，C为与门的输出。
4）利用QuartusII仿真实现其逻辑功能，并生成新的半加器图形模块单元。
(2)全加器1）全加器可以由两个半加器和一个或门构成。
全加器有三个输入值，两个输出值：A为加数，B为被加数，C为低位向高位的进位3) 利用全加器的逻辑表达式和半加器的逻辑功能，实现全加器。
(3) 3线—8线译码器（74L138）1）利用QuartusII选择译码器（74L138）的图形模块单元。
2）逻辑函数为F=C B A +C B A +C B A +CBA，真值表如下30247和一个与非门实现。
将译码器输出端Y0、Y2、Y4、Y7作为输入端接到与非门即可实现函数。
三、实验原理图1.半加器2.全加器3.3线-8线译码器四、仿真波形图1.半加器2.全加器3.3线-8线译码器五、仿真波形图分析1.半加器仿真波形图分析：当半加器的2个输入端都输入0时，即A=B=0时，则有输出：半加和S=0，进位端C=0。
当半加器2个输入端有一个为1时，即A=1,B=0 或A=0,B=1时，则有输出：半加和S=1，进位端C=0。
实验4：同步计数器及其应用实验报告
实验4：同步计数器及其应用实验报告
一、实验目的
1、了解可编程数字系统设计的流程
2、掌握Quartus II 软件的使用方法
3、掌握原理图输入方式设计数字系统的方法和流程
4、掌握74LS161同步16进制计数器的特点及其应用
二、实验设备
1、计算机：Quartus II 软件
2、Altera DE0 多媒体开发平台
3、集成电路：74LS10
4、集成电路：74LS161
三、实验内容
1、74LS161逻辑功能的测试
2、用74LS161实现12进制计数（异步清零）
3、用74LS161实现12进制计数（同步置数）
四、实验原理
74LS161
1、74LS161：异步清零、同步置数四位二进制计数器
2、引脚的定义：
使用74161实现16进制和12进制
1)首先使用quartus软件建立原理图，首先实现16进制，所以只
需要将需要的输入输出接到相应的引脚上，其中需要注意的是
我们需要让这个板子开始工作，所以需要将T和P引脚接响应
的高电压，然后将cp信号接入相应的输入；q0q1q2q3接到相
应的输出就可以了，然后编译。
现在在建立波形文件完成仿真，
通过仿真结果就可以看到自己的电路是否正确。
最后一步就是
实现在FPGA上的应用，我们需要做的就是给原来的原理图分
配相应的引脚，然后重新编译后，插入线就可以看到仿真结果
了。
2)12进制可以采取两种方式，也就是同步置数和异步清零两种
方式，我使用的异步清零，从而只需要对q0q1q2q3在12的时
候执行清零的动作就可以了，也就是加一个而输入的与非门就
可以了。
五、实验结果。
数电quartus实验报告
可编程逻辑器件FPGA实验一组合逻辑电路设计1、掌握中规模数字集成器件的逻辑功能及使用方法2、熟悉组合逻辑电路的设计方法3、了解数字可编程器件的应用设计4、学会QUARTUS软件的基本使用方法二．实验器材1、软件：QUARTUSII2、硬件：DE-2实验板，PC机三．实验原理利用74283芯片进行加减法运算，（M控制加减法，结果为负数时CO和M的异或输出为1，接二极管亮）并再利用另外一个74283芯片将运算得到的补码输出转换为原码。
接着利用7485数据比较器进行数据比较（与9比较），当输出小于9时，利用7485 的AGBO的输出为低电平控制十位输出为0，并控制个位输出为原码输出减0的结果；当输出大于9时AGBO输出为高电平，其可控制十位输出为1，个位输出为原码输出减10的结果。
最后十位输出和个位均接7447进行显示。
四．实验内容1、设计一个两组四位二进制数的加减运算显示电路。
要求：一个控制加减运算的功能按键；两数相加的绝对值不大于15；用两个七段数码管显示算术运算结果（0～15）；当运算结果为负数时，红色发光二极管亮。
在QUARTUSII中进行：（1）电路设计（2）功能仿真（3）时序仿真2、下载DE-2板验证设计结果。
五．实验总结1、实验故障及解决方法①电脑无法连接DE-2板可能是数据线的问题。
②DE-2板无法使用更换DE-2板。
③输出结果不对仔细检查并修改电路设计，必要时寻求同学或老师的帮助。
2、实验体会完成实验的重点是理解实验内容要求，并通过对quartus ii 的学习，根据自己思路自行设计或者和同学共同设计电路原理图。
六．思考题1、当运算结果大于15时，显示译码电路如何设计？可以将运算结果输出用7485与15比较，把AGBO输出加非门后再与VCC与门输入两个数码管的BIN端。
当结果大于15时，两个数码管全灭，结果小于等于15时，不受影响。
2、如何实现两个一位十进制数的加减运算电路？讲十进制转化为四位二进制就可以用上述电路原理图进行加减法运算。
可编程逻辑器件及应用实验指导书(quartus2)
Y1 0 0 1 0 0 0 0 0 0 1 0 Y2 0 1 0 0 0 0 0 0 1 0 0 Y3 0 1 1 0 0 0 0 1 0 0 0 Y4 1 0 0 0 0 0 1 0 0 0 0 Y5 1 0 1 0 0 1 0 0 0 0 0 Y6 1 1 0 0 1 0 0 0 0 0 0 Y7 1 1 1 1 0 0 0 0 0 0 0
Quartus II 中提供了时序仿真，虽然不一定能完全仿真实际情况，但是能够对一些可以预 见的问题进行仿真，所以进行时序仿真在 EDA 设计中时序仿真比不可少。
（1）编译与仿真选择 ○1 选择 Quartus II\ Processing 菜单，进入编译功能。 ○2 点击主菜单“Processing”,“Start Compilation”，如下图 1-27。
3-8 译码器作用是什么？原理图实现方式的流程是什么？
实验二用原理图设计方法设计一个触发器
色导线接地。
4．示波器用于观察可编程逻辑器件执行程序时输出信号的变化。
四、实验原理说明
3 线-8 线译码器具有将一组三位二进制代码翻译为相对应的输出信号的电路特点。
输出信号 D7～D0 的表达式
功能表
输入
输出
C B A D7 D6 D5 D4 D3 D2 D1 D0
Y0 0 0 0 0 0 0 0 0 0 0 1
○5 点击 启动仿真，得到仿真波形，波形如图 1-30。
8、引脚分配
图 1-30
在完成编译和仿真后，需要对引脚进行配置，这是对下一步下载程序所做的最后准备。
（1）点击 Assignments 选择 Pins 进行引脚分配，（Quartus II 中快捷按钮为 ）如 图 1-31 所示
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北京科技大学实验报告学院：高等工程师学院专业：自动化（卓越计划）班级：自E181姓名：杨威学号：41818074 实验日期：2020 年5月26日一、实验名称：集成计数器及其应用1、实验内容与要求（1）用74161和必要逻辑门设计一个带进位输出的10进制计数器，采用同步置数方法设计；（2）用两个74161和必要的逻辑门设计一个带进位输出的60进制秒计数器；2、实验相关知识与原理（1）74161是常用的同步集成计数器，4位2进制，同步预置，异步清零。
引脚图功能表其中X。
3、10进制计数器（1）实验设计1）确定输入/输出变量输入变量：时钟信号CLK、复位信号CLRN；输出变量：计数输出QD、QC、QB、QA，进位输出RCO，显示译码输出OA、OB、OC、OD、OE、OF、OG2）计数范围：0000-10013）预置数值：00004）置数控制端LDN：计数到1001时输出低电平5）进位输出RCO：计数到1001时输出高电平画出如下状态转换表：CP QDQCQBQA0 00001 00012 00103 00114 01005 01016 01107 01117 10009 100110 0000（2）原理图截图仿真波形如下功能验证表格CLRN QD QC QB QA RCO0 0 0 0 0 01 0 0 0 1 01 0 0 1 0 01 0 0 1 1 01 0 1 0 0 01 0 1 0 1 01 0 1 1 0 01 0 1 1 1 01 1 0 0 0 01 1 0 0 1 11 0 0 0 0 04、60进制秒计数器（1）实验设计1）确定输入/输出变量输入变量：时钟信号CLK、复位信号CLRN；输出变量：计数十位输出QD2、QC2、QB2、QA2和计数个位输出QD1、QC1、QB1、QA1，进位输出RCO2）计数范围：0000 0000-0101 10013）预置数值：0000 00004）置数控制端LDN1（个位）：计数到0101 1001时输出低电平5）清零端CLRN2（十位）：计数到0110时输出低电平6）ENT：个位计数到1001时输出高电平7）进位输出RCO：计数到1001时输出高电平画出如下状态转换表CP QD2QC2QB2QA2QD1QC1QB1QA1CPQD2QC2QB2QA2QD1QC1QB1QA1CPQD2QC2QB2QA2QD1QC1QB1QA10 0000 0000 20 0010 0000 40 0100 00001 0000 0001 21 0010 0001 41 0100 00012 0000 0010 22 0010 0010 42 0100 00103 0000 0011 23 0010 0011 43 0100 00114 0000 0100 24 0010 0100 44 0100 01005 0000 0101 25 0010 0101 45 0100 01016 0000 0110 26 0010 0110 46 0100 01107 0000 0111 27 0010 0111 47 0100 01118 0000 1000 28 0010 1000 48 0100 10009 0000 1001 29 0010 1001 49 0100 100110 0001 0000 30 0011 0000 50 0101 000011 0001 0001 31 0011 0001 51 0101 000112 0001 0010 32 0011 0010 52 0101 001013 0001 0011 33 0011 0011 53 0101 001114 0001 0100 34 0011 0100 54 0101 010015 0001 0101 35 0011 0101 55 0101 010116 0001 0110 36 0011 0110 56 0101 011017 0001 0111 37 0011 0111 57 0101 011118 0001 1000 38 0011 1000 58 0101 100019 0001 1001 39 0011 1001 59 0101 100160 0000 0000 （2）设计原理图截图（3）实验仿真仿真波形：仿真结果表：5、实验思考题：（1）总结任意模计数器的设计方法。
根据进制数来确定所需要计数器芯片的个数，10以内用一个74161即可，大于10小于100用两个74161。
写出状态转换表，确定置零时对应的输出，对于不同的计数器芯片，需要注意置数端子是同步还是异步。
例如，同步对于个位就是1001,输出置零，异步对于个位就是1010输出置零。
（2）总结集成计数器的级联方法。
查文献知计数器的级联方式有并行级联和串行级联两种方式，如下所示。
但我们设计高位计数器时，通常采用并行级联方式，将所有计数器的时钟端都接在同一时钟端上，但要注意合理使用ENP和ENT端子，从而保证在合适的时候计数。
二、实验名称：移位寄存器及其应用1、实验内容与要求（1）用四位双向移位寄存器74194和必要的门电路设计一个节日彩灯电路，实现当输入连续脉冲是，输出控制的4个彩灯从左到右或从右到左逐位亮，继而逐位灭。
2、实验相关知识与原理：用来存放二进制数据或代码的电路称为寄存器，由触发器组合起来构成，按功能分为基本寄存器和移位寄存器。
移位寄存器中的数据可以再脉冲作用下依次逐位右移或左移。
74LS194是一种常用的四位双向移位寄存器。
引脚图功能表其中X代表任意状态。
3、节日彩灯电路设寄存器的四个输出分别为QD、QC、QB、QA，右移时状态转换表如下CP S0 S1 QD QC QB QA1 0 1 0 0 0 02 0 1 1 0 0 03 0 1 1 1 0 04 0 1 1 1 1 05 0 1 1 1 1 16 0 1 0 1 1 17 0 1 0 0 1 18 0 1 0 0 0 19 0 1 0 0 0 0左移时状态转换表如下CP S0 S1 QD QC QB QA1 1 0 0 0 0 02 1 0 0 0 0 13 1 0 0 0 1 14 1 0 0 1 1 15 1 0 1 1 1 16 1 0 1 1 1 07 1 0 1 1 0 08 1 0 1 0 0 09 1 0 0 0 0 0根据移位寄存器的功能表，移入寄存器的值为SLSI或SRSI，可知在右移时，移入的值总与QA相反，左移时，移入的值总与QD相反。
因此，SLSI应接在QA 加非门之后，SRSI应接在QD加非门之后。
（2）设计原理图截图仿真波形：节日彩灯电路的仿真结果表：4、实验思考题（1）总结移位寄存器74LS194 的工作原理和逻辑功能。
移位寄存器由触发器组成，由于触发器沿时钟周期沿触发，所以移位寄存器表现为每过一个时钟周期（上升沿）依次移动一位。
74LS194由四个触发器和门电路组成，是四位双向移位寄存器。
CLRN=0时异步清零；S1=0，S0=1时右移，S1=1，S0=0时右移；S0=1，S1=1时同步置数；S0=0，S1=0时保持不变。
关于74LS194结构参考图如下（2）总结使用移位寄存器设计时序电路的方法。
写出状态转换表，找到SRSI、SLSI与逻辑输出的关系，如果较复杂可以写出逻辑表达式，然后搭建电路即可。
三、实验总结实验中的问题：本次实验基本上进行良好，没出现什么问题。
就实验中出现的几个现象进行分析，在设计60进制计数器时，出现了竞争冒险现象，如下图标示根据分析可以知道，QB2出现向上的一个短暂脉冲，是因为在该周期，电路状态本身会由0101转变为0110，而在转变的瞬间，由于异步清零端子的作用，会使得四根线全部清零，而这中间由于有先后关系，所以会不可避免地有这样一个脉冲产生。
同理，RCO在电路转变的瞬间，也有两处产生了短暂的脉冲。
实验体会：这是数电实验课程的最后一次实验，除了60进制计数器数据稍微多一点，总体比上次的实验要简单一些。
四、课程总结首先要感谢老师，毕竟今年情况特殊，然后要在短时间里对课程进行这么大的调整，还要兼顾教学质量，真的挺不容易，虽然同学们写报告可能也比较痛苦，但对于老师在这么短时间内把这样的一门实践课程从线下搬到了线上，包括软件的使用，电子讲义，还有拍摄的电路板的视频，都非常感激老师，谢谢老师的付出，我们本学期才顺利在线上完成了数字电子技术的实验课程。
通过这门课，我学会了Quartus软件的使用，包括如何在虚拟平台上设计组合逻辑电路，还有数据选择器、译码器、显示译码器、触发器、计数器、移位寄存器等的时序逻辑电路设计相关内容。
做了许多有意思的电路，如表决器、举重裁判电路、节日彩灯电路等，具有非常强的实际意义。
通过这门课的学习，我想，我们能更加灵活地讲数字电路的知识，应用在日常生活以及我们未来的发展当中。
我的家乡是湖北咸宁（也正好是目前北科帮扶的湖北科技学院所在地），这座城市有“香泉城都”之称，一城十八泉，天然温泉资源丰足。
我们家的附近的淦河有一个非常大的喷泉，曾经只觉得每天晚上的喷泉盛宴非常漂亮，心中感慨，但今年在家里上完数电课程之后，再次看到这喷泉，便能细细思索其中的原理。
随着音乐的节奏，喷泉会升起降落，有的会动，导致喷出的水在空中形成漂亮的弧度，傍晚时，靓丽的灯光也会随着音乐而闪动，引来无数行人观看。
但这正是数字电路的成果吗！利用时序电路的逻辑设计，就可以让小城一角散发魅力。
而且我觉得有很多地方还可以更加优化，让喷泉开放时，更加漂亮，以后如果成为这方面的工程师，我想我能做到!附两张喷泉的图片,观看的时候随着音乐动感非常强，整个喷泉的体系也比较庞大（目测有一百多个喷头，所以设计起来可能也确实算得上是一项不小的工程），不过想到自己能在这样的一项工程中做些有用的事情，觉得未来的自己还是有用的。
因为刚上大学的时候觉得自己学的东西很多好像都有点派不上用场，但是随着时间推移，渐渐找到了一些学习的意义和价值。
但总而言之，学习是终身的，任何时候我都不会停下学习的脚步，只有这样，才不会被时代的洪流所淹没！。