数字电路逻辑设计 第8章1 可编程逻辑器件及其应用
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输入信号
输入 电路
互补
与门 或门 乘积项 和项 阵列 阵列
输入
可直接 输出 也可反馈到输入
输出 电路
输出函数
反馈输入信号
可编程逻辑器件PLD概述
二、PLD的逻辑符号表示方法
1. 输入缓冲器表示方法 PLD具有较大的与或阵列，逻辑图 的画法与传统的画法有所不同。 A A A 2. 与门的表示方法
×
F1
8.1 可编程阵列逻辑（PAL）器件
Programmable Array Logic 8.1.1 现场可编程逻辑阵列（FPLA）器件
源自文库
8.1.2
8.1.3 8.1.4 8.1.5
PAL器件的基本结构
PAL器件的输出和反馈结构 PAL器件编号与典型PAL器件介绍 PAL器件的应用
8.1.1
现场可编程逻辑阵列（FPLA）器件
×
×
可编程
可编程逻辑器件PLD概述
三、PLD的分类
3. 与编程、或固定 每个交叉点都 代表器件PAL 可编程。 （Programmable Array Logic） 和GAL（Generic Array 为两个乘积 O1 × Logic）。 项之和。
在这种结构中，或 阵列固定若干个乘积项 输出。
×
1D C1
Q Q
Oi
触发器的Q端可以 通过三态缓冲器 送到输出引脚
Ii
·· · ·· · ·
从其他输入及反馈端来
时钟 (共用)
输出使能 (共用)
带反馈的寄存器型结构
具有记忆功能，由于整个器件只有一个共用时钟和一个输
出使能输入端，因此可以构成计数器等同步时序逻辑电路。
４．带异或的寄存器型结构 把乘积项分割
系统放在一个芯片内
简 介
全定制（Full Custom Design IC） 厂商直接做出 ASIC 半定制（Semi-Custom Design IC） 厂商做出半成品 标准单元（Standard Cell Array 简称SCA） 半定制 门阵列（Gate Array简称GA ） 可编程逻辑器件（Programmable Logic Device） 近年来PLD从芯片密度、速度等方面发展迅速，已成为 一个重要分支。
相与
B
C
F1 AC BC
F2 AB BC BC
可编程或阵列
BC
AB
BC
相 或
(c)
FPLA器件的映像逻辑图 这种类型FPLA器件的电路中不包含触发器，因此只能用来 设计组合逻辑电路。如果用来设计时序逻辑电路，必须另外增 加含有触发器的芯片。
8.1.2
PAL器件由可
PAL器件的基本结构
可编程逻辑器件PLD概述 由大量的二级与—或
单元电路组成
PLD
PROM —与固定，或编程 PLA —与或均可编程 SPLD PAL —与编程，或固定 与—或阵列 单元电路 GAL 逻辑模块 CPLD CPLD HDPLD
FPGA GA SCA
任何组合函数都可表示为与—或表达式：
F AB BCD
电 路方 设案 计 设 计 输 入 优 化 电 路 选 择 器 件 器时 件序 功检 能查
编 程
第二节 可编程逻辑阵列PLA
一、可编程逻辑阵列PLA
可编程逻辑阵列PLA和PROM相比之下，有如下特点：
1. PROM是与阵列固定、或阵列可编程，而PLA是与和或阵 列全可编程； 2. PROM与阵列是全译码的形式，而PLA是根据需要产生乘 积项，从而减小了阵列的规模； 3. PROM实现的逻辑函数采用最小项表达式来描述。而用 PLA实现逻辑函数时，运用简化后的最简与或式. 4. 在PLA中，对多输入、多输出的逻辑函数可以利用公共的 与项，因而提高了阵列的利用率。
(a) 输出高电平有效
(b) 输出低电平有效
可编程异或门
可编程与阵列
I0 I1
编程的与阵列、固
定的或阵列和输出 反馈单元组成。
I2
·固定连接
可编程连接
不同型号PAL
器件有不同的输出
反 馈 输 入
& & & & & &
和反馈结构，适用
于各种组合逻辑电 路和时序逻辑电路
··
≥1
··
输出 反馈
O0
≥1
O1
O2
的设计。
固定或阵列
··
≥1
输出反馈单元
PAL器件的基本结构
× × × ×
× ×
& &
& &
× ×
& & & & & & & & & & &
× × × ×
× ×
× ×
A＋B A A＋B B AB A +B A＋B A AB 0 AB A · B AB B A＋B
算术选通电路
６．异步可编程寄存器输出型结构
专用乘积项
& & & &
1D
& & & & ≥1
S
Q
Ii/Oi
下图给出最简单的PROM电路图，右图是左图的简化形式。 固定连接点 （与） AB AB AB AB 编程连接点 （或）
实现函数的表达式： 最小项表达式 实现的函数为：
F1 A B A B
F2 A B A B
F3 A B
可编程逻辑器件PLD概述
8.1.3 PAL器件的输出和反馈结构
１．基本与－或阵列型结构
输入信号
& & & &
四个乘积项通过 或非门低电平输出。
≥1 & ≥1
Oi
& & &
Oi
Ii
·· · ··
从其他输入端来
Ii
四个乘积项
·· · ··
从其他输入端来 (b) 输出高电平有效
一个输入
(a) 输出低电平有效
基本与－或阵列型结构
· · ·
· · ·
Ii
输出反馈
(a) 输出选通
输入反馈
(b) 输出禁止
三态输出缓冲器结构
操作。
３．带反馈的寄存器型结构
触发器的反相端反馈回与 8个乘积项 或门的输出通过D触发器， 在CP的上升沿时到达输出。 阵列，作为输入信号参与 CP OE 更复杂的时序逻辑运算
& & & & & & & & ≥1
可编程逻辑器件PLD概述
用PLD实现逻辑电路的方法与过程 用可编程逻辑器件设计电路需要相应的开发软件平台 和编程器，可编程逻辑器件开发软件和相应的编程器多种 多样。 特别是一些较高级的软件平台，一个系统除了方案设 计和输入电路外，其它功能都可用编程软件自动完成。 可编程逻辑器件设计电路过程如下图所示： 设计人员完成
C1 R
=1
极性控制
Ii'
· ·· ·· · ·
从其他输入及反馈端来 可编程控制单元
异步可编程寄存器输出结构
有４个乘积项作为专用乘积项，分别控制三态输出缓冲器、 D触发器的时钟、置位和复位，可实现输入/输出端的动态配置 和器件中各触发器的异步控制。
≥1
P
=1
P VCC
≥1
P
=1
P
VCC
可编程
可编程
三、PLD的分类
根据与或阵列是否可编程分为三类： （1）与固定、或编程：ROM和PROM
（2）与或全编程：PLA
（3）与编程、或固定：PAL、GAL和HDPLD
可编程逻辑器件PLD概述
三、PLD的分类
1. 与固定、或编程
AB C
0 0 0
0 0 0 1 1 0
与阵列全固定，ROM和PROM 连接点编程 时，需画一 个叉。
采用PLD设计数字系统和中小规模相比具有如下特点：
1.系统体积减小：单片PLD有很高的密度，可容纳中小规模集成电路的几片到十 几片； 2.逻辑设计的灵活性增强：使用PLD器件设计的系统，可以不受标准系列器件在 逻辑功能上的限制； 3.设计周期缩短：由于可编程特性，用PLD设计一个系统所需时间为缩短； 4.系统处理速度提高：实现逻辑功能比用中小规模器件所需的逻辑级数少。简化 了系统设计，减少了级间延迟，提高了系统的处理速度；
F1 AC BC
1
F2 AB BC BC
AC
BC
AB
BC
(a) FPLA基本结构示例
F2 AB BC BC
可编程或阵列 (b)
基本熔丝结构
AC BC AB BC
A B C × × × × × × × × × × × × ×
×
被编程连接 被编程不连接
可 编 程 与 阵 列
算术选通电路产生
算术选通电路 A B
≥1 ≥1 ≥1 ≥1
的４个最大项，加到与
阵列输入端 ，通过对与 阵列编程，可得到16种
&
1
逻辑组合输出。
算术选通反馈型 PAL 器 件 ， 主 要 用 于 实 现快速的加、减、大于、 小于等算术逻辑电路。
× × × × × × × ×
× × × × × × × ×
编程连接 固定连接 ABCD F1=A•B•C
可编程逻辑器件PLD概述
二、PLD的逻辑符号表示方法
3. 或门的表示方法
×
×
F2
ABCD F2=B+C+D
可编程逻辑器件PLD概述
4. 三种特殊表示方法
1.输入全编程，输出为0。 2.也可简单地对应的与门中画叉，因此E=D。 3.乘积项与任何输入信号都没有接通，相当与门输出为1。
用两级与—或电路实现
可编程逻辑器件PLD概述
一、 PLD的基本结构
• 可由或阵列直接输出， PLD有多种品种：PROM、PLA、PAL、GAL、EPLD 构成组合； 和FPGA等。但它们组成结构基本相似 • 通过寄存器输出， 输出既可以是低电平有 PLD主体 构成时序方式输出。 效，又可以是高电平有效。
5.系统成本降低：由于PLD集成度高，测试与装配的量大大减少，避免了改变逻 辑带来的重新设计和修改，有效地降低了成本；
6.系统的可靠性提高：减少了芯片数量和印制板面积，减少相互间的连线，增加 了平均寿命, 提高抗干扰能力，从而增加了系统的可靠性； 7.系统具有加密功能：某些PLD器件本身具有加密功能。
的输入端，使得逻辑电路的设计更加灵活、方便。
５．算术选通反馈型结构
& & & & ≥1
CP
Q Q
OE
=1
& & &
1D
C1
Oi
≥1
&
A B
算术选 通电路
· · ·
从其他输入及反馈端来
时钟 (共用)
输出使能 (共用)
输入信号
算术选通反馈型结构
在异或型PAL的基础上增加算术选通电路，产生输入信号
和反馈信号的４个最大项。
O1
可编程逻辑器件PLD概述
PROM
输入 B A
与阵列固定
PAL
输入 B A
与阵列可编程
与 门 阵 列
或 门 阵 列
与 门 阵 列
或 门 阵 列
或阵列可编程
PLA
与 门 阵 列 输入 B A
Y 输出
Z
或阵列固定
Y 输出
Z
与阵列可编程
3种基本的PLD结构
或 门 阵 列
或阵列可编程
Y 输出
Z
可编程逻辑器件PLD概述
可编程输入/输出型结构
具有三态输出缓冲器和反馈缓冲器。反馈缓冲器可使三态
输出反馈到与阵列输入端，构成简单的触发器，使输出具有记 忆功能。
用户通过编程可以控制三态输出缓冲器的状态，从而实现 对输入/输出引出端数目的任意配置。
输出选通
≥1
输出禁止
Oi
≥1
利用可编程输入/输型PAL器件，可设计编码器、译码器、 数据选择器等组合逻辑电路，也可完成串行数据移位和循环等
由可编程的与阵列和固定的或阵列组成，没有输出反馈信 号，输入和输出引出端是固定的，不能由用户自行定义。只适 用于简单的组合逻辑电路设计。
２．可编程输入/输出型结构
8个乘积项
第一乘积项
≥1
& & & & & & & &
三态输出 缓冲器 Ii/Oi
Ii'
·· · ·· · ·
从其他输入及反馈端来
反馈缓冲器
输 出 全 部 最 小 项
A A
B B
C C
1 1
1
全译码
可编程逻辑器件PLD概述
三、PLD的分类 2. 与、或全编程
代表器件是PLA（Programmable Logic Array），下图给 出了PLA的阵列结构。 不象PROM那样与 由于与或阵列均能编 阵列需要全译码。 × 程的特点，在实现函数时， × 所需的是简化后的乘积项之 和，这样阵列规模比PROM 小得多。
第8章
可编程逻辑器件及其应用
8.1 可编程阵列逻辑（PAL）器件 8.2 通用阵列逻辑（GAL）器件 8.3 复杂可编程逻辑器件（CPLD）
8.4 现场可编程门阵列（FPGA）器件 8.5 可编程逻辑器件的开发
简 介
连接线与点增多 抗干扰下降
简 介
传统的逻辑系统:当规模增大时
焊点多，可靠性下降； 系统规模增加，成本升高； 功耗增加； 占用空间扩大。 专用集成电路（简称ASIC）
成两个和项 两个和项在触发器的输入端异或之后， 在时钟上升沿到来时存入触发器内
& & & & ≥1
增加了一个异或门
OE
Q
CP
=1
& & ≥1
1D C1
Q
Oi
&
&
Ii
· ·· ·· · ·
从其他输入及反馈端来
时钟 (共用)
输出使能 (共用)
带异或的寄存器型结构
与阵列的输出分成两组相或，经异或运算后加到D触发器
FPLA器件是在PROM的基础上发展而来的，由与、或两 级可编程逻辑阵列构成。
输入
n
可编程 与阵列
k<2n
可编程 或阵列
m<k
输出
FPLA器件的基本结构框图
不需要包含输入信号所有可能的组合。
VCC
A
1
A B C
& & & & ≥1 ≥1
A
1
A B C
B C
1 1
B
1
C
F1 AC BC
可 编 程 与 阵 列
输入 电路
互补
与门 或门 乘积项 和项 阵列 阵列
输入
可直接 输出 也可反馈到输入
输出 电路
输出函数
反馈输入信号
可编程逻辑器件PLD概述
二、PLD的逻辑符号表示方法
1. 输入缓冲器表示方法 PLD具有较大的与或阵列，逻辑图 的画法与传统的画法有所不同。 A A A 2. 与门的表示方法
×
F1
8.1 可编程阵列逻辑（PAL）器件
Programmable Array Logic 8.1.1 现场可编程逻辑阵列（FPLA）器件
源自文库
8.1.2
8.1.3 8.1.4 8.1.5
PAL器件的基本结构
PAL器件的输出和反馈结构 PAL器件编号与典型PAL器件介绍 PAL器件的应用
8.1.1
现场可编程逻辑阵列（FPLA）器件
×
×
可编程
可编程逻辑器件PLD概述
三、PLD的分类
3. 与编程、或固定 每个交叉点都 代表器件PAL 可编程。 （Programmable Array Logic） 和GAL（Generic Array 为两个乘积 O1 × Logic）。 项之和。
在这种结构中，或 阵列固定若干个乘积项 输出。
×
1D C1
Q Q
Oi
触发器的Q端可以 通过三态缓冲器 送到输出引脚
Ii
·· · ·· · ·
从其他输入及反馈端来
时钟 (共用)
输出使能 (共用)
带反馈的寄存器型结构
具有记忆功能，由于整个器件只有一个共用时钟和一个输
出使能输入端，因此可以构成计数器等同步时序逻辑电路。
４．带异或的寄存器型结构 把乘积项分割
系统放在一个芯片内
简 介
全定制（Full Custom Design IC） 厂商直接做出 ASIC 半定制（Semi-Custom Design IC） 厂商做出半成品 标准单元（Standard Cell Array 简称SCA） 半定制 门阵列（Gate Array简称GA ） 可编程逻辑器件（Programmable Logic Device） 近年来PLD从芯片密度、速度等方面发展迅速，已成为 一个重要分支。
相与
B
C
F1 AC BC
F2 AB BC BC
可编程或阵列
BC
AB
BC
相 或
(c)
FPLA器件的映像逻辑图 这种类型FPLA器件的电路中不包含触发器，因此只能用来 设计组合逻辑电路。如果用来设计时序逻辑电路，必须另外增 加含有触发器的芯片。
8.1.2
PAL器件由可
PAL器件的基本结构
可编程逻辑器件PLD概述 由大量的二级与—或
单元电路组成
PLD
PROM —与固定，或编程 PLA —与或均可编程 SPLD PAL —与编程，或固定 与—或阵列 单元电路 GAL 逻辑模块 CPLD CPLD HDPLD
FPGA GA SCA
任何组合函数都可表示为与—或表达式：
F AB BCD
电 路方 设案 计 设 计 输 入 优 化 电 路 选 择 器 件 器时 件序 功检 能查
编 程
第二节 可编程逻辑阵列PLA
一、可编程逻辑阵列PLA
可编程逻辑阵列PLA和PROM相比之下，有如下特点：
1. PROM是与阵列固定、或阵列可编程，而PLA是与和或阵 列全可编程； 2. PROM与阵列是全译码的形式，而PLA是根据需要产生乘 积项，从而减小了阵列的规模； 3. PROM实现的逻辑函数采用最小项表达式来描述。而用 PLA实现逻辑函数时，运用简化后的最简与或式. 4. 在PLA中，对多输入、多输出的逻辑函数可以利用公共的 与项，因而提高了阵列的利用率。
(a) 输出高电平有效
(b) 输出低电平有效
可编程异或门
可编程与阵列
I0 I1
编程的与阵列、固
定的或阵列和输出 反馈单元组成。
I2
·固定连接
可编程连接
不同型号PAL
器件有不同的输出
反 馈 输 入
& & & & & &
和反馈结构，适用
于各种组合逻辑电 路和时序逻辑电路
··
≥1
··
输出 反馈
O0
≥1
O1
O2
的设计。
固定或阵列
··
≥1
输出反馈单元
PAL器件的基本结构
× × × ×
× ×
& &
& &
× ×
& & & & & & & & & & &
× × × ×
× ×
× ×
A＋B A A＋B B AB A +B A＋B A AB 0 AB A · B AB B A＋B
算术选通电路
６．异步可编程寄存器输出型结构
专用乘积项
& & & &
1D
& & & & ≥1
S
Q
Ii/Oi
下图给出最简单的PROM电路图，右图是左图的简化形式。 固定连接点 （与） AB AB AB AB 编程连接点 （或）
实现函数的表达式： 最小项表达式 实现的函数为：
F1 A B A B
F2 A B A B
F3 A B
可编程逻辑器件PLD概述
8.1.3 PAL器件的输出和反馈结构
１．基本与－或阵列型结构
输入信号
& & & &
四个乘积项通过 或非门低电平输出。
≥1 & ≥1
Oi
& & &
Oi
Ii
·· · ··
从其他输入端来
Ii
四个乘积项
·· · ··
从其他输入端来 (b) 输出高电平有效
一个输入
(a) 输出低电平有效
基本与－或阵列型结构
· · ·
· · ·
Ii
输出反馈
(a) 输出选通
输入反馈
(b) 输出禁止
三态输出缓冲器结构
操作。
３．带反馈的寄存器型结构
触发器的反相端反馈回与 8个乘积项 或门的输出通过D触发器， 在CP的上升沿时到达输出。 阵列，作为输入信号参与 CP OE 更复杂的时序逻辑运算
& & & & & & & & ≥1
可编程逻辑器件PLD概述
用PLD实现逻辑电路的方法与过程 用可编程逻辑器件设计电路需要相应的开发软件平台 和编程器，可编程逻辑器件开发软件和相应的编程器多种 多样。 特别是一些较高级的软件平台，一个系统除了方案设 计和输入电路外，其它功能都可用编程软件自动完成。 可编程逻辑器件设计电路过程如下图所示： 设计人员完成
C1 R
=1
极性控制
Ii'
· ·· ·· · ·
从其他输入及反馈端来 可编程控制单元
异步可编程寄存器输出结构
有４个乘积项作为专用乘积项，分别控制三态输出缓冲器、 D触发器的时钟、置位和复位，可实现输入/输出端的动态配置 和器件中各触发器的异步控制。
≥1
P
=1
P VCC
≥1
P
=1
P
VCC
可编程
可编程
三、PLD的分类
根据与或阵列是否可编程分为三类： （1）与固定、或编程：ROM和PROM
（2）与或全编程：PLA
（3）与编程、或固定：PAL、GAL和HDPLD
可编程逻辑器件PLD概述
三、PLD的分类
1. 与固定、或编程
AB C
0 0 0
0 0 0 1 1 0
与阵列全固定，ROM和PROM 连接点编程 时，需画一 个叉。
采用PLD设计数字系统和中小规模相比具有如下特点：
1.系统体积减小：单片PLD有很高的密度，可容纳中小规模集成电路的几片到十 几片； 2.逻辑设计的灵活性增强：使用PLD器件设计的系统，可以不受标准系列器件在 逻辑功能上的限制； 3.设计周期缩短：由于可编程特性，用PLD设计一个系统所需时间为缩短； 4.系统处理速度提高：实现逻辑功能比用中小规模器件所需的逻辑级数少。简化 了系统设计，减少了级间延迟，提高了系统的处理速度；
F1 AC BC
1
F2 AB BC BC
AC
BC
AB
BC
(a) FPLA基本结构示例
F2 AB BC BC
可编程或阵列 (b)
基本熔丝结构
AC BC AB BC
A B C × × × × × × × × × × × × ×
×
被编程连接 被编程不连接
可 编 程 与 阵 列
算术选通电路产生
算术选通电路 A B
≥1 ≥1 ≥1 ≥1
的４个最大项，加到与
阵列输入端 ，通过对与 阵列编程，可得到16种
&
1
逻辑组合输出。
算术选通反馈型 PAL 器 件 ， 主 要 用 于 实 现快速的加、减、大于、 小于等算术逻辑电路。
× × × × × × × ×
× × × × × × × ×
编程连接 固定连接 ABCD F1=A•B•C
可编程逻辑器件PLD概述
二、PLD的逻辑符号表示方法
3. 或门的表示方法
×
×
F2
ABCD F2=B+C+D
可编程逻辑器件PLD概述
4. 三种特殊表示方法
1.输入全编程，输出为0。 2.也可简单地对应的与门中画叉，因此E=D。 3.乘积项与任何输入信号都没有接通，相当与门输出为1。
用两级与—或电路实现
可编程逻辑器件PLD概述
一、 PLD的基本结构
• 可由或阵列直接输出， PLD有多种品种：PROM、PLA、PAL、GAL、EPLD 构成组合； 和FPGA等。但它们组成结构基本相似 • 通过寄存器输出， 输出既可以是低电平有 PLD主体 构成时序方式输出。 效，又可以是高电平有效。
5.系统成本降低：由于PLD集成度高，测试与装配的量大大减少，避免了改变逻 辑带来的重新设计和修改，有效地降低了成本；
6.系统的可靠性提高：减少了芯片数量和印制板面积，减少相互间的连线，增加 了平均寿命, 提高抗干扰能力，从而增加了系统的可靠性； 7.系统具有加密功能：某些PLD器件本身具有加密功能。
的输入端，使得逻辑电路的设计更加灵活、方便。
５．算术选通反馈型结构
& & & & ≥1
CP
Q Q
OE
=1
& & &
1D
C1
Oi
≥1
&
A B
算术选 通电路
· · ·
从其他输入及反馈端来
时钟 (共用)
输出使能 (共用)
输入信号
算术选通反馈型结构
在异或型PAL的基础上增加算术选通电路，产生输入信号
和反馈信号的４个最大项。
O1
可编程逻辑器件PLD概述
PROM
输入 B A
与阵列固定
PAL
输入 B A
与阵列可编程
与 门 阵 列
或 门 阵 列
与 门 阵 列
或 门 阵 列
或阵列可编程
PLA
与 门 阵 列 输入 B A
Y 输出
Z
或阵列固定
Y 输出
Z
与阵列可编程
3种基本的PLD结构
或 门 阵 列
或阵列可编程
Y 输出
Z
可编程逻辑器件PLD概述
可编程输入/输出型结构
具有三态输出缓冲器和反馈缓冲器。反馈缓冲器可使三态
输出反馈到与阵列输入端，构成简单的触发器，使输出具有记 忆功能。
用户通过编程可以控制三态输出缓冲器的状态，从而实现 对输入/输出引出端数目的任意配置。
输出选通
≥1
输出禁止
Oi
≥1
利用可编程输入/输型PAL器件，可设计编码器、译码器、 数据选择器等组合逻辑电路，也可完成串行数据移位和循环等
由可编程的与阵列和固定的或阵列组成，没有输出反馈信 号，输入和输出引出端是固定的，不能由用户自行定义。只适 用于简单的组合逻辑电路设计。
２．可编程输入/输出型结构
8个乘积项
第一乘积项
≥1
& & & & & & & &
三态输出 缓冲器 Ii/Oi
Ii'
·· · ·· · ·
从其他输入及反馈端来
反馈缓冲器
输 出 全 部 最 小 项
A A
B B
C C
1 1
1
全译码
可编程逻辑器件PLD概述
三、PLD的分类 2. 与、或全编程
代表器件是PLA（Programmable Logic Array），下图给 出了PLA的阵列结构。 不象PROM那样与 由于与或阵列均能编 阵列需要全译码。 × 程的特点，在实现函数时， × 所需的是简化后的乘积项之 和，这样阵列规模比PROM 小得多。
第8章
可编程逻辑器件及其应用
8.1 可编程阵列逻辑（PAL）器件 8.2 通用阵列逻辑（GAL）器件 8.3 复杂可编程逻辑器件（CPLD）
8.4 现场可编程门阵列（FPGA）器件 8.5 可编程逻辑器件的开发
简 介
连接线与点增多 抗干扰下降
简 介
传统的逻辑系统:当规模增大时
焊点多，可靠性下降； 系统规模增加，成本升高； 功耗增加； 占用空间扩大。 专用集成电路（简称ASIC）
成两个和项 两个和项在触发器的输入端异或之后， 在时钟上升沿到来时存入触发器内
& & & & ≥1
增加了一个异或门
OE
Q
CP
=1
& & ≥1
1D C1
Q
Oi
&
&
Ii
· ·· ·· · ·
从其他输入及反馈端来
时钟 (共用)
输出使能 (共用)
带异或的寄存器型结构
与阵列的输出分成两组相或，经异或运算后加到D触发器
FPLA器件是在PROM的基础上发展而来的，由与、或两 级可编程逻辑阵列构成。
输入
n
可编程 与阵列
k<2n
可编程 或阵列
m<k
输出
FPLA器件的基本结构框图
不需要包含输入信号所有可能的组合。
VCC
A
1
A B C
& & & & ≥1 ≥1
A
1
A B C
B C
1 1
B
1
C
F1 AC BC
可 编 程 与 阵 列