课题十六 二进制计数器解析

输2出进。制 8进制
16进制连接
CP入
2. 74161/74163（同步4位二进制计数器） V CC C 0 Q 0 Q 1 Q 2 Q 3 E T LD 16 15 14 13 12 11 10 9
74161功能表：P153
输入
C0 Q 0 Q1 Q 2 Q 3 S2
Cr
LD
CP D 0 D1 D 2 D3 S1
⑵速度快，主要用于构成任意进制计数器、地址 计数器、脉冲发生器等。
1. 加计数器的设计
<1>计数状态表
同步计数器CP0 = CP1 = CP2 = CP入
<2>分析： ①清零
② F0 —计翻, T触发器,T0=1 ③ F1 —计翻, T触发器,T1=Q0 ④ F2 —计翻, T触发器,T2=Q1Q0
T0 1 T1 Q0 T2 Q1 Q0
逻辑图
3. 可逆计数器 加控制端和选通门进行选择，电路设计课下自行练习。
2.3 集成二进制计数器
异步：4位：74LS197→Cr 异步清零，LD 异步置数。 74LS293→ 2－8－16进制计数器 cpA:2进制cp, cpB:8进制cp。
R01, R02 异步清零，R01R02 1清零。
0
00
<2>规律：
低位触发器: CP入→CP0，计翻；
其余触发器：只在相邻低位Q (由1→0)，有CP,计翻。 D触发器：CP 有效，CPi= Qi-1 JK触发器：CP 有效，CPi = Qi-1
由D触发器构 成T’触发器。
由JK触发器构 成T’触发器。
<3>电路
低位触发器: CP入→CP0，计翻；
余触发器：只在相邻低位Q (由1→0)，有CP,计翻。 JK触发器：CP 有效，CPi = Qi-1
可组成2-8-16进制计数器
1
Q0 1
Q11
Q2 1
Q3
功能表
Q0
Q1
Q2
Q3
CP连接 CPA＝CP入 ，二进制，Q0输出
符号
CPB ＝CP入，八进制，Q3Q2Q1输
C出PA＝CP入，且CPB ＝Q0 ，十六进制，Q3Q2Q1Q0
控制端D/U (=1减、=0加)
74LS193(16，双时钟)— 异清(Cr)、异置(LD) 、 时钟CPU=↑, CPD =1:加 CPU=1 , CPD =↑:减
74LS169(16可逆)—无清、同置(LD) 、 控制端D/U (=1减、=0加) 使能 S1S0:S1+S0=0,计数
1. 74293— 4级JK触发器（异步4位二进制计数器） 低位触发器: CP入→CP0，计翻；
一、时序电路基础
1.1 时序电路特点 1.2 时序电路结构 1.3 时序电路分类 1.4 时序电路状态表和状态图
二、寄存器
2.1 数码寄存器 2.2 移位寄存器及应用
参阅教材章节：6.3.2.1 二进制计数器
一、计数器基础 二、二进制计数器
2.1 异步二进制计数器设计 2.2 同步二进制计数器设计 2.3 集成二进制计数器及应用
余触发器：只在相邻低位Q (由1→0)，有CP,计翻。 D触发器：CP 有效，CPi= Qi-1 JK触发器：CP 有效，CPi = Qi-1
<4>时序图
1 2345678
C
Q0
2分频
Q1
4分频
Q2
8分频
异步二进制加法器工作波形
从时序图可以看出，若计数输入脉冲频率为 f0，则 Q0、Q1、Q2端输出脉冲的频率依次为f0/2、f0/4、 f0/8、，即为计数器的分频功能。
74LS393→双16进制计数器 Cr 异步清零，Cr＝1清零。
7位：CC4024 Mr 异步清零，Mr＝1清零。
12位：CC4040 Mr 异步清零，Mr＝1清零。
14位：CC4060
同步：
同步清0/置数，在满足清0/置数条件后， 需等下一个cp到来后才执行清0/置数。
74161—异清(Cr)、同置(LD),使能ETEP,进位 Co=ETQ3Q2Q1Q0 74163—同清(Cr)、同置(LD),使能ETEP,进位 Co=ETQ3Q2Q1Q0 74LS191(16，可逆)—无清、异置(LD)、
<3>逻辑图： 用D实现: D T Qn 用JK实现: J K T 多用JK 触发器。
0 00
T触发器,T=0：保持；T=1：翻转
<3>逻辑图：
用D实现: D T Qn 用JK实现: J K T 多用JK 触发器。
T0=1，T1=Q0， T2=Q1Q0 ，用JK实现：J ＝K＝T
2. 减计数器的设计 计数状态表： 同理可得：
二进制 计数体制 非二进制
JK 构成方式 D
RS
二、二进制计数器
分析设计方法：
二进制计数器构成简单，规律 性强，用观察法。
(1)分析计数状态表，找各触发器状态翻转的规律; (2)根据所用触发器确定电路连线。
2.1 异步二进制计数器：
⑴无统一CP，输入时钟信号只作用于最低位触发器。 ⑵各触发器间串行连接，即状态更新逐级进行。速度
12 3 4 5 67 8
Cr CP D 0 D 1 D 2 D 3 EP GND
输出
清零 置数 使 能 时钟
Cr LD ET EP cp
0 × ×× × 1 0 × × ↑↑ 1 1 11 × 1 1 01 × 1 1 ×0
慢，可能会出现毛刺。 ⑶主要用于分频、定时，低速计数等。
1. 加计数器的设计
<1>列计数状态表：
分析： ①清零
② F0 →计数翻转， CP0→计数输入cp， 用T’触发器。
③ F1 →计数翻转， CP1 →Q0(1→0)， 用T’触发器。
④ F2 →计数翻转， CP2 →Q1(1→0)， 用T’触发器
对你的期望：
掌握二进制计数器的设计(同步、异步) 方法。 熟练掌握集成二进制计数器的应用。
一、计数器基础
计数：累计输入脉冲的个数。 构成：1个触发器有2个状态，可计2个二进制数(0,1);
n个触发器有2n个状态,可 异步
计数功能
加计数 减计数 可逆计数
2. 用D触发器构成三位二进制异步减法器
3. 异步二进制可逆计数
设置控制端C，如设C＝1时：加计数；(D:CPi= Qi-1 ) C＝0时：减计数。(D:CPi= Qi-1 )
加选通门即可实现。 电路：
2.2 同步二进制计数器
⑴有统一的CP，状态更新与CP同步。共用CP信号源， CP负载较重。